2.5D 封装（2.5D Packaging）
所属子板块先进封装
是什么
介于传统 2D 封装与 3D 封装 之间的过渡形态。多颗 die 在水平面"侧并"，但通过中介层（硅或有机 RDL）实现远短于 PCB 走线的微米级互联：
- 硅中介层 — 台积电 CoWoS 主流方案，互联密度最高
- RDL 中介层 — CoWoS-R / 长电科技 XDFOI / 三星电子 FOPLP，成本更低
- 桥接式 — Intel EMIB，用小硅桥替代全尺寸中介层
关键工艺指标
- 中介层面积：从 CoWoS-S 早期约 800 mm² 一路扩展到 CoWoS-L 3,000 mm²+（据 先进封装），承载更多 HBM stack
- 互联节距：硅中介层 < 10 μm，远优于 PCB 级 100+ μm
- 带宽：GPU ↔ HBM 可达 5+ TB/s（H100 / B200 配置）
代表方案
| 厂商 | 方案 | 应用 |
|---|---|---|
| 台积电 | CoWoS / CoWoS-L | NVIDIA H100 / B200、AMD MI300X、Google TPU |
| 长电科技 | XDFOI | 国产 AI 芯片国产替代路径 |
| 三星电子 | FOPLP / I-Cube | 自研 AI 加速器、HPC 芯片 |
| 日月光投控 | FOCoS / VIPack | HPC、网络芯片 |
| Intel | EMIB | Sapphire Rapids、Ponte Vecchio |
与 3D 封装的关系
2.5D 是"侧并集成"，3D 封装 是"垂直堆叠"。当前 AI 芯片主流仍为 2.5D（GPU 侧）+ 3D（HBM stack 内）混合模式；SoIC 等下一代 3D 工艺将逐步上移到 GPU 本身。
关键来源
增量补充（2026-05-29）
编辑核查 核查：本页技术工艺数据（硅/RDL 中介层路线、CoWoS-S 约 800 mm² → CoWoS-L 3,000 mm²+、互联节距 <10 μm、GPU↔HBM 带宽 5+ TB/s、各厂商方案对照）均为 raw（先进封装，主流券商研报）专有技术判断，与公开先进封装技术口径一致。按 D 档以 先进封装 为准，未作改动。